LL_contest/syn/dc_synthesis/synthesis.tcl at main · alessandrolandra/LL_contest · GitHub

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##	+----------------------------------------------------------------
##	|		 Synthesis and Optimization of Digital Systems			|
##	|				Politecnico di Torino - TO - Italy				|
##	|						DAUIN - EDA GROUP						|
##	+----------------------------------------------------------------
##	|	author: andrea calimera										|
##	|	mail:	andrea.calimera@polito.it							|
##	|	title:	synthesis.tcl										|
##	+----------------------------------------------------------------
##	| 	Copyright 2015 DAUIN - EDA GROUP							|
##	+----------------------------------------------------------------

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## SPECIFY LIBRARIES
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# SOURCE SETUP FILE
source "./tech/STcmos65/synopsys_dc.setup"
# SUPPRESS WARNING MESSAGES
suppress_message MWLIBP-319
suppress_message MWLIBP-324
suppress_message TFCHK-012
suppress_message TFCHK-014
suppress_message TFCHK-049
suppress_message TFCHK-072
suppress_message TFCHK-084
suppress_message PSYN-651
suppress_message PSYN-650
suppress_message UID-401
suppress_message LINK-14
suppress_message TIM-134
suppress_message VER-130
suppress_message UISN-40
suppress_message VO-4
suppress_message RTDC-126

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## READ DESIGN
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# DEFINE CIRCUITS and WORK DIRS
set blockName "c1908"
set active_design $blockName

# DEFINE WORK DIRS
set dirname "./saved/${blockName}"
if {![file exists $dirname]} {
	file mkdir $dirname
}
set dirname "./saved/${blockName}/synthesis"
if {![file exists $dirname]} {
	file mkdir $dirname
}
set libDir "./saved/${blockName}/synthesis/synlib"
file mkdir $libDir
define_design_lib $blockName -path $libDir

# ANALYZE HDL SOURCES
set HdlFileList [glob -dir "./rtl/${blockName}/verilog" "*.v*"]
foreach hdlFile $HdlFileList {
	if {[file extension $hdlFile]==".v"} {
		analyze -format verilog  -library $blockName $hdlFile
   } elseif {[file extension $hdlFile]==".vhd"} {
		analyze -format vhdl -library $blockName $hdlFile
    }
}

# ELABORATE DESIGN
elaborate -lib $blockName $blockName

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## DEFINE DESIGN ENVIRONMENT
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set LVT_library [lindex $target_library 0]
set_operating_condition -library "${LVT_library}:CORE65LPLVT" nom_1.20V_25C
set_wire_load_model -library "${LVT_library}:CORE65LPLVT" -name area_12Kto18K [find design *]
set_load 0.05 [all_outputs]
#
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## SET DESIGN CONSTRAINTS
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source "./rtl/${blockName}/sdc/${blockName}.sdc"
#just for multi vth
source "./scripts/power_features.tcl"
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## OPTIMIZE DESIGN
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link
ungroup -all -flatten

#compile
#just for multi vth
compile_ultra
optimize_registers -clock $clockName -minimum_period_only
set_fix_hold $clockName
compile -incremental_mapping -map_effort high -ungroup_all
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## SAVE DESIGN
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write -format verilog -hierarchy -output "${dirname}/${blockName}_postsyn.v"
write_sdc -version 1.3 "${dirname}/${blockName}_postsyn.sdc"

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## CLEAN & EXIT
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exec rm -rf $libDir
#exit