課程內容詢問_AXI

[yuchengliu0519]

大家好，之前上課有練習過手刻axi protocal，然後我現在研究上剛好需要把自己的電路用axi打包的技術。我們有一顆risc-v的cpu，我們有跟別人合作，他們提供硬體加速器，但我們需要把我們的risc-v cpu用axi master包起來才可以跟別人的硬體加速器溝通，於是我們打算用vivado內建的工具來打包axi master，

然後vivado會產生axi wrapper ip，然後我們將自己的design加進這個wrapper ip內，

但我們發現這個wrapper ip的address width跟data width預設都是32，那如果我要包我的cpu，這個address跟data的width是不夠的，我必須自己改wrapper的參數甚至是rtl，想請教一下，一般業界在將自己的design打包成axi ip master跟slave時，也是用這個做法嗎?還是有別的作法?另外我還想知道打包完成後該怎麼驗證?謝謝。

[boledulab]

我沒有用過同學提到的方式打包processor+特定interface的這類經驗。
同學的目的應該是要為自已的rsic-v加上axi bus，理論上經過打包後IP應該會類似下面risc-v mc 的部分。

我的理解上，整個design wrapper應包括了所有要放入fpga的design。
若某個module不支援，則應該是要修改其module，將axi bus加入。
或是如同fsic project，加入一個bridge module進行橋接(config_ctrl wb->axi)。
個人見解，供您參考。

-- Josh

[boledulab]

可以請學生參考這個討論串的方法：
https://support.xilinx.com/s/question/0D52E00006hpbI2SAI/create-custom-ip-with-vivado-by-using-data-width64-bit?language=en_US
Edit the customer IP in IP packager. This gives you an option to customize the parameters (like data width and address width) of the custom IP peripheral.
In this section, right click on the data width parameter and edit it as shown in below snapshot.

我自己測試了一次，經過修改並重新re-package IP後，我的AXI wrapper IP就可以有64bit data width了：

• Answer by Willy