AXI-Stream protocal疑問 #238
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同問，講義上看起來AXI stream會等到CPU收到TLAST之後，tvalid才會拉回0。 |
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可以使用舊版testbench(fir_tb.v）裡的task: ss 來達到同學要的效果。 |
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另外能夠跑過助教提供的testbench不代表design已經完整，需要自己設計testbench，來驗證功能是否正常。 |
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對的，第一個情況是我tb的問題，我晚點再改。 第二個同學所問的，這裡的tlast訊號是data的最後一筆，所以其實有可能tvalid先被拉下來了，但如果tlast是指cpu 或dma burst的最後一筆，那確實應該要在tlast傳完後才可以拉下來。 |
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寫撇除protocol問題，同學可以試想下面這段code跟原本的差別在哪裡。
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差在原本ready恆為1的時候, valid會一直為0 |
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你也可以設計tb 成一直傳送資料， 那上面最大的差別就是當今天ready比較早，會導致變成不會進入while ，那code就會變成 |
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Uh oh!
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大家好，在lab_fir中留意到助教給的testbench中有關axi stream中ssvalid、ssready的設定，對此有點好奇
於是我嘗試跑simulation模擬看waveform
想請教一下，在協定中的valid必須是要等ready到低位後才能拉起嗎，如果ready是高位那valid就不會拉至高位?
這樣是不是必須等一個cycle後才能送下一筆data呢?
如果連續傳輸多筆資料不中斷是可行的嗎，我嘗試自己畫了以下波型(有設計buffer能確保連續收到資料)
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