deploy: 9d21fc5

Author: gbr-ufs

coretech/psel-2025.html

@@ -580,7 +580,7 @@ <h4 id="módulos-verilog-de-exemplo"><a class="header" href="#módulos-verilog-d
     input wire [2:0] Op);
     always @(*) begin
         case (Op)
-            3'b000: R = A + B;     // Adição
+            3'b000: R = A + B;    // Adição
             3'b001: R = A - B;    // Subtração
             3'b010: R = A &amp; B;    // AND
             3'b011: R = A | B;    // OR

print.html

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