וריפיקציה - פרויקטים שעשיתי

ברוכים הבאים למאגר התרגילים והפרויקטים בתחום הוריפיקציה וה-RTL. במאגר זה תמצאו דוגמאות וקוד עבור פרוטוקולים, מודולים, וסביבת בדיקות ב-SystemVerilog ו-Verilog.

מבנה התיקיות

• APB -protocol/

  • dut/ - רכיב ה-APB Slave.
  • sv/ - קבצי סביבת הבדיקה (Agent, Driver, Monitor, Packet, וכו').
  • tb/ - סביבת הבדיקה הראשית, קבצי הרצה, גלי סימולציה.

• SystemVerilog - P2S/

  • p2s_tb/ - סביבת בדיקה למודול Parallel to Serial, כולל ממשק, מחלקות סביבתיות, וקבצי סימולציה.

• verilog/

  • clk/ - מודולי חלוקת שעון, קבצי בדיקה וגלי סימולציה.
  • edge_detector/ - מודול גילוי קצה, קבצי בדיקה וגלי סימולציה.
  • s2p/ - מודולים להמרה בין מקבילי לסדרתי ולהפך, סביבת בדיקה.

כלים וסימולציה

• קבצי סימולציה (xrun.history, waves.shm/, xcelium.d/) נוצרים ע"י כלי סימולציה כגון Xcelium.
• קבצי .vcd, .trn, .dsn מכילים גלי סימולציה.

איך להשתמש?

1. בחר את הפרויקט או המודול הרצוי.
2. פתח את סביבת הבדיקה המתאימה (SystemVerilog/Verilog).
3. הרץ סימולציה באמצעות הכלי המתאים (למשל Xcelium).
4. נתח את תוצאות הגלים והלוגים.

הערות

• כל קובץ מכיל דוגמה ממוקדת לנושא הנלמד.
• ניתן להרחיב ולהתאים את הקוד לצרכים נוספים.

בהצלחה!