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Author: hyeokls

_posts/2025-04-06-[HDL Bits] 7.Circuits - Comb Logic - Multiplexers.md

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+title: "[HDL Bits] 7.Circuits - Comb Logic - Multiplexers"
+date: 2025-04-06 21:30:00 +09:00
+categories: [Verilog, HDLbits]
+tags:
+  [
+    verilog,
+    HDLbits,
+  ]
+---
+
+# HDL Bits 
+HDLBits는 Verilog 하드웨어 설명 언어(HDL)를 사용하여 디지털 하드웨어 설계를 연습할 수 있는 소규모 회로 설계 연습 문제 모음입니다. 
+
+문제가 주어지면 코드를 입력할 수 있고 바로 검증을 하여 맞고 틀렸는지 확인할 수 있습니다.
+
+[HDL Bits](https://hdlbits.01xz.net/wiki/Main_Page)
+
+# 2. Circuits 
+Circuits 는 다음과 같은 목차로 구성되어 있다.
+- Circuits
+	- Combinational Logic
+        - Basic Gates
+        - **Multiplexers**
+        - Arithmetic Circuits
+        - Karnaugh Map to Circuit
+    - Sequential 
+        - LaTCHES AND Flip-Flops
+        - Counters
+        - Shift Registers
+        - More Circuts
+        - Finite State Machines
+    - Building Larger Circuits
+    
+
+오늘은 이 중 `Combinational Logic` 챕터의  `Multiplexers` 를 풀어볼 예정이이다.
+
+## 3.3.2.1. 2-to-1 multiplexer (Mux2to1)
+### Module Declaration
+
+```verilog
+module top_module( 
+    input a, b, sel,
+    output out ); 
+
+endmodule
+```
+
+이번 문제는 1비트 너비의 2대 1 멀티플렉서를 만듭니다. 
+
+sel=0이면 a를 선택하고, sel=1이면 b를 선택합니다.
+
+```verilog
+module top_module( 
+    input a, b, sel,
+    output out ); 
+
+assign out = sel ? b : a;
+// assign out = (sel & b) | (~sel & a);
+endmodule
+
+```
+
+
+## 3.3.2.2. 2-to-1 bus multiplexer (Mux2to1v)
+### Module Declaration
+
+```verilog
+module top_module( 
+    input [99:0] a, b,
+    input sel,
+    output [99:0] out );
+
+endmodule
+
+```
+
+```verilog
+module top_module( 
+    input [99:0] a, b,
+    input sel,
+    output [99:0] out );
+
+assign out = sel ? b : a;
+
+endmodule
+```
+
+
+
+
+## 3.3.2.3. 9-to-1 multiplexer (Mux9to1v)
+### Module Declaration
+★★★☆☆
+```verilog
+module top_module( 
+    input [15:0] a, b, c, d, e, f, g, h, i,
+    input [3:0] sel,
+    output [15:0] out );
+
+endmodule
+
+```
+
+```verilog
+module top_module( 
+    input [15:0] a, b, c, d, e, f, g, h, i,
+    input [3:0] sel,
+    output [15:0] out );
+
+    always@(*)begin
+        case(sel)
+            4'b0000 : out = a;
+            4'b0001 : out = b;
+            4'b0010 : out = c;
+            4'b0011 : out = d;
+            4'b0100 : out = e;
+            4'b0101 : out = f;
+            4'b0110 : out = g;
+            4'b0111 : out = h;
+            4'b1000 : out = i;
+            default : out = 16'hffff;
+        endcase
+    end
+endmodule
+
+
+// 또는
+    wire [143:0] inputs = {a, b, c, d, e, f, g, h, i};
+    
+    assign out = (sel < 9) ? inputs[ (8 - sel)*16 +:16 ] : 16'hffff;
+```
+
+
+## 3.3.2.4. 256-to-1 multiplexer (Mux256to1)
+### Module Declaration
+★★☆☆☆
+```verilog
+module top_module( 
+    input [255:0] in,
+    input [7:0] sel,
+    output out );
+
+endmodule
+```
+1비트 너비의 256대 1 멀티플렉서를 만듭니다.
+
+256개의 입력은 모두 단일 256비트 입력 벡터에 포함됩니다. 
+
+sel=0은 [0]에서, sel=1은 [1]에서 비트를, sel=2는 [2]에서 비트를 선택해야 합니다.
+
+
+```verilog
+module top_module( 
+    input [255:0] in,
+    input [7:0] sel,
+    output out );
+
+    integer  i;
+    
+    always @(*) begin
+        for ( i = 0; i<256; i++ ) begin
+            if(sel == i) begin
+            out = in[i];
+            end
+        end
+    end
+endmodule
+
+//또는
+
+assign out = in[sel]; 
+```
+
+
+## 3.3.2.5. 256-to-1 4bit multiplexer
+### Module Declaration
+★★★☆☆
+```verilog
+module top_module( 
+    input [1023:0] in,
+    input [7:0] sel,
+    output [3:0] out );
+
+endmodule
+
+```
+
+이번 문제는 4비트 너비의 256대 1 멀티플렉서를 만듭니다. 
+
+256개의 4비트 입력은 모두 단일 1024비트 입력 벡터에 포함됩니다.
+
+sel=0은 [3:0]에서 비트를 선택하고, sel=1은 [7:4]에서 비트를 선택하며, sel=2는 [11:8]에서 비트를 선택합니다.
+
+
+
+
+
+#### 다음에 계속
+
+---